N to 1 MUX Verilog Code

Parameter N Input Multiplexers

Verilog Code (.v)

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////

//////////////////////////////////////////////////////////////////////////////////
module muxPara(in,sel,out   );
parameter n=3;
input [((2**n)-1):0] in;
input [n-1:0] sel;
output out;
reg out;

integer i;

initial begin
out=0;
end

always@(sel,in)
begin
for(i=0; i<(2**n); i=i+1)
begin
case(sel)


i:out=in[i];

endcase
end

end


endmodule